Reiner Kolla

On the construction of optimal time adders

In this paper we present the design of a novel optimal time adder: the conditional carry adder. In order to perform addition a tree-like combination of multiplexer cells is used in the carry computation part. We show that, for the complete conditional carry adder, this results in an overall computation time which seems to be substantially shorter than for any other known (optimal time) adder (e.g. carry look ahead adders ([BrKu]) or conditional sum adders ([Sk])).

On Network Algebras and Recursive Equations

By means of an example, we will present a description language for regular VLSI layouts. This language is a network calculus able to deal with recursive equations. These recursive equations can be understood as graph grammars. The solution of a recursive system of equations can be obtained by the iteration of a homomorphism of the net algebra. In a certain sense, the class of the layouts defined by a system of equations can also be understood as Lindenmayer-Rozenberg-system.

Where-oblivious is not sufficient

Abstract Lipton and Sedgewick (1981) have made some generalisations of Thompsons VLSI model (1980) by weakening some restrictions about the input-output schedule (where-oblivious, when-oblivious). They claim that the lower bound results for Thompsons model hold under the assumption that the I/O schedule is where-oblivious and that using their proof technique they could prove similar bounds for a number of problems. In this paper we show that this is not correct, but it holds under a stronger restriction which is given here (strongly where-oblivious).

A note on hierarchical layer-assignment

Abstract A specification technique, which produces compact hierarchical representations of planar circuits, will be presented. Then we shall consider the contact minimization problem for hierarchical planar circuits, and in particular the trade-off between ‘compactness of the hierarchy’ and ‘quality of the result’. We study this by relating optimal hierarchical solutions to optimal solutions with the help of some examples.

Performance Optimization of Combinational Circuits

Performance optimization, i.e. the problem of finding an optimal investment of transistor area which meets given delay constraints, is considered from an abstract, cell based point of view which allows only solutions within a discrete solution space of coarse granularity. The main advantages of this problem formulation are the independence of the methods from concrete delay modelling (and thus from technology) and the applicability to even very restrictive design styles (as for example gate arrays or sea of gates). Our approach can be considered as a discrete version of the transistor sizing problem on one hand and generalizes to the library mapping problem on the other hand. The paper presents optimal dynamic programming algorithms for trees and heuristics together with first experimental results for general combinational circuits.

Rechnergestützte Synthese in Semi-Custom Systemen

Neben den beiden bisher behandelten Problemkreisen, namlich dem der Spezifikation, d.h. der Diskussion von Beschreibungsebenen und Beschreibungsmethoden, und dem der Analyse, d.h. der Prufung eines Entwurfes, wollen wir uns mit einem dritten Problemkreis, dem der Synthese, d.h. der automatischen und manuellen Erzeugung detaillierter Darstellungen aus weniger detaillierten, befassen. Ein erstes Beispiel eines Synthesewerkzeuges wurde schon im Kapitel uber unregelmasige Logik vorgestellt, namlich das der Ubersetzung eines endlichen Automaten in ein programmierbares logisches Feld. Man uberlegt sich sogar leicht, das man dieses Verfahren automatisieren kann, d.h. das man ausgehend von einer graphischen Beschreibung des endlichen Automaten das fertige PLA automatisch generiert. Ahnlich wie die Analyse ist die Synthese eng mit dem Problem der Spezifikation verwoben: je hoher die Beschreibungsebene, umso einfacher ist im allgemeinen ein Entwurf zu analysieren (s. vorheriges Kapitel) und umso schwieriger ist das Syntheseproblem zu losen.

Ausnutzung der Hierarchie

Nachdem wir uns Algorithmen zur Synthese und Analyse von logisch topologischen Schaltkreisen uberlegt haben, konnte man ein Entwurfssystem (System 1) implementieren, das als Eingabe die in Kapitel 3 eingefuhrten rekursiven Gleichungen erhalt. Diese wurden dann in einem ersten Schritt von einem Parser auf syntaktische Korrektheit uberpruft. Ein Expander ubernahme die Expansion eines vom Benutzer vorgegebenen Ausdrucks uber Grundbausteinen und Unbestimmten, die wegen der Nichtentscheidbarkeit des Terminierungsproblems [Kol86] formal auf den Gleichungen fur eine vorgegebene Zahl von Iterationsschritten liefe. Ergebnis der Expansion ware der Syntaxbaum des vollexpandierten Netzes, auf den wir unsere Verfahren zur Synthese und Analyse anwenden konnten.

Entwurfsebenen und Verhaltensmodelle

Mit dem Fortschreiten der technischen Moglichkeiten beim Entwurf von integrierten Schaltungen gehen die steigenden Anforderungen an die auf einem Chip zu realisierenden Funktionen einher. Mit den neuen sub-µ Techniken ist es moglich, Strukturbreiten von weniger als 1µm zu produzieren. Dies erlaubt, Hunderttausende von Transistoren auf einem Chip von lcm2 Grose zu integrieren und somit komplexe Aufgaben auf einem Chip zu realisieren, die bisher den Leiterplatten vorbehalten waren. Diese Integration ist aus vielen Grunden, von denen wir nur einen kurz aufgreifen werden, erstrebenswert.

Syntheseverfahren bei logisch topologischen Netzen

In diesem Kapitel wollen wir auf Werkzeuge und Methoden, die man bei dem Ubergang von der logisch topologischen Beschreibungsebene auf die physikalische Ebene benotigt, genauer eingehen. Wir werden dabei jedoch nicht auf den Hierarchieaspekt eingehen. Den Hierarchiebegriff erachten wir als so wichtig, das wir ihm ein eigenes Kapitel widmen, in dem wir genauer auf die Ausnutzung des Hierarchiebegriffes, den der in Kapitel 3 eingefuhrte Kalkul in einfacher und naturlicher Weise beinhaltet, eingehen. Man uberlegt sich leicht, das die in diesem Kapitel vorgestellten Verfahren vom praktischen Standpunkt her bei grosen Schaltkreisen nicht anwendbar sind, falls die konsequente Ausnutzung der Hierarchie vernachlassigt wird (obwohl einige von ihnen lineare Laufzeit haben).

Entwurf komplexer Schaltungen

Die Technologie der Hochstintegration hat dem Entwurfsproblem vor allem durch zwei Wesensmerkmale eine vollig neue Qualitat gegeben. Das eine Merkmal ist, das man wahrend der Entwicklung einer Schaltung keine Moglichkeit hat, diese aufzubauen, durchzumessen und in Abhangigkeit davon zu verandern. Sie mus vielmehr moglichst in einem Schritt durchdacht, geplant und erfolgreich gefertigt werden. (Abgesehen davon, das die Anfertigung und ein anschliesendes Redesign eines Prototyps teuer sind, sind auch hier die Moglichkeiten nur auf aufwendige Messungen, nicht aber auf verandernde Eingriffe, beschrankt.) Dieser Forderung nach erfolgreichem Entwurf und Vorhersage der Leistungsmerkmale vor der Fertigung gesellt sich ein zweites, erschwerendes Merkmal hinzu, namlich das der Beherrschung der Komplexitat hochstintegrierter Schaltungen. So handelt es sich bei den Aufgaben nicht um kleine ubersehbare Systemteile, sondern im allgemeinen um sehr grose Schaltungen. Um deren Verhalten ubersehen und deren Korrektheit gewahrleisten zu konnen, ist eine systematische Vorgehensweise beim Entwurf unerlaslich. In diesem Kapitel wollen wir uns gerade diesem Punkt im Hinblick auf solche Schaltkreise widmen, denen gewisse einfache Berechnungsschemata zugrunde liegen.