Ki-Sang Jung

Memristor emulator with off-the-shelf solid state components for memristor application circuits

A memristor emulator circuit which is designed with off-the-shelf solid state components is presented. As the memristors are not commercially available so far, some circuit replacements which behave like memristors are needed to develop application circuits. In this paper, the variable resistance of a memristor is built utilizing the input resistance of the closed loop circuit of an OP amp. The memristor emulator circuit has been implemented on breadboard with off-the-shelf solid state components. The experimental results of the proposed memristor emulator circuit show a memristor behavior that can be utilized as an alternative of hp TiO2 memristor model.

New Encoding Method for Low Power Sequential Access ROMs

This paper propose a new ROM data encoding method that takes into account of a sequential access pattern to reduce the power consumption in ROMs used in applications such as FIR filters that access the ROM sequentially. In the proposed encoding method, the number of 1s, of which the increment leads to the increase of the power consumption, is reduced by applying an exclusive-or (XOR) operation to a bit pair composed of two consecutive bits in a bit line. The encoded data can be decoded by using XOR gates and D flip-flops, which are usually used in digital systems for synchronization and glitch suppression. By applying the proposed encoding method to coefficient ROMs of FIR filters designed by using various design methods, we can achieve average reduction of 43.7% over the unencoded original data in the power consumption, which is larger reduction than those achieved by previous methods.

Design of Wide-range All Digital Clock and Data Recovery Circuit

This paper is proposed all digital wide-range clock and data recovery circuit. The Proposed clock data recovery circuit is possible input data rate which is suggested is wide-range that extends from 100Mb/s to 3Gb/s and used an phase error detector which can use a way of over-sampling a data by using a 1/2-rate multi-phase clock and phase rotator which is regular size per /16 and can make a phase rotation. So it could make the phase rotating in range of input data rate. Also all circuit is designed as a digital which has a specificity against a noise. This circuit is designed to 0.13um CMOS process and verified simulation to spectre tool.

Design of Wide - range Clock and Data Recovery Circuit based Dual-loop DLL using 2-step DPC

A recovered jitter of CDR(Clock and Data Recovery) Circuit based on Dual-loop DLL(Delay Locked Loop) for data recovery in high speed serial data communication is changed by depending on the input data and reference clock frequency. In this paper, 2-step DPC which has constant jitter performance for wide-range input frequency is proposed. The designed prototype 2-step CDR using proposed 2-step DPC has operation frequency between 200Mbps and 4Gbps. Average delay step of 2-step DPC is 10ps. Designed CDR circuit was tested with 0.18um CMOS process.

Design of 1/4-rate Clock and Date Recovery Circuit for High-speed Serial Display Interface

Abstract - 4:10 deserializer is proposed to recover 1:10 serial data using 1/4-rate clock. And then, 1/4-rate CDR(Clock and Data Recovery) circuit was designed for SERDES of high-speed serial display interface. The reduction of clock frequency using 1/4-rate clocking helps relax the speed limitation when higher data transfer is demanded. This circuit is composed of 1/4-rate sampler, PEL(Phase Error Logic), Majority Voting, Digital Filter, DPC(Digital to Phase Converter) and 4:10 deserializer. The designed CDR has been designed in a standard 0.18㎛ 1P6M CMOS technology and the recovered data jitter is 14ps in simulation Key Words : Clock and Date Recovery(CDR), 1/4-rate, SERDES, High-speed serial display interface†교신저자, 정회원 : 전북대학교 전자공학부 부교수 공학박사E-mail : sicho@jbnu.ac.kr*비 회 원 : 전북대학교 전자정보공학부 박사과정 접수일자 : 2010년 12월 31일 최종완료 : 2011년 1월 26일 1. 서 론 최근 고속 직렬 디스플레이 인터페이스의 데이터 통신 시스템이 점차적으로 고속화, 대용량화 되어감에 따라 시스템간의 고속 데이터 전송이 요구되고 있다.[1] 일반적으로 시스템 간 전송 대역폭의 한계를 극복하기 위해 여러 개의 채널을 사용한 병렬 데이터 전송방법으로 속도를 증가 시켰으나 이 방법은 채널간의 간섭과 스큐(skew)를 야기 시키게 되며 최종적으로 수신단의 데이터 복원 신뢰성을 저하시키게 된다. 또한 채널수의 증가로 인한 설계비용의 상승을 피할 수 없게 된다. 이러한 병렬전송의 문제점을 해결하기 위해서 송신단에서 병렬 데이터를 직렬화(serializer)하여 전송하는 시리얼 링크(serial link) 방식으로 채널을 통해 전송하게 된다. 그리고 수신단에서는 제한된 채널로 전송된 직렬화 클록 및 데이터를 복원하여 데이터 처리를 위해 다시 병렬화(deserializer)하게 된다[2~4]. 이러한 기능을 수행하는 클록 데이터 복원(Clock and Date Recovery) 회로는 고속 직렬 디스플레이 시스템의 수신단에 전송 중 왜곡된 랜덤 NRZ(non return to 2zero) 데이터로 부터 클록과 동기화된 데이터를 복원하는 역할을 하게 된다. 클록 데이터 복원회로를 이용하여 데이터를 복원하기 위해서는 데이터의 bit-rate와 동일한 주파수의 클록이 필요하다. 하지만 기존의 입력 데이터율과 같은 Full-rate 클록 데이터 복원회로는 고속의 입력 데이터를 복원에 한계가 있으며, 전압제어 발진기(VCO)를 포함한 전체 회로의 고속 동작으로 인한 전력소모가 크다는 단점을 가지게 된다.[2~4] 이러한 문제점을 극복하기 위하여 다중 위상 클록을 이용하여 bit-rate의 1/2 혹은 1/4-rate 클록으로도 데이터 복원이 가능하다. 하지만 1/4-rate으로 데이터를 복원하게 되면 4bit의 데이터가 출력되게 되는데 고속 직렬 디스플레이 인터페이스의 표준인 HDMI와 Displayport에서 1:10으로 직렬화된 데이터를10:1로 복원하는 프로토콜[5,6]이 사용되므로 1:10으로 직렬화된 데이터를 복원하기 위해서는 4bit 데이터를 10bit으로 병렬화해야 하는 4:10 병렬화기가 필요하다. 그러므로 본 논문에서는 고속의 입력 데이터의 복원에 대한 한계를 극복하고, 전력소모를 줄이고자 4bit 데이터를 10bit으로 병렬화 할 수 있는 4:10 병렬화기를 제안하여 1/4-rate 클록을 가지는 클록데이터 복원회로를 설계하고자 한다. 본 논문의 Ⅱ장에서는 1/4-rate 클록 데이터 복원회로의 구조에 대해서 설명하고 Ⅲ장에서는 제안된 4:10 병렬화기를 비롯한 세부회로 설계에 대하여 살펴본다. Ⅳ장에서는 모의실험을 토대로 한 고찰 후, Ⅴ장에서 논문의 결론을 맺는다..클록데이터복원회로구조본 논문에서 제안한 4:10 병렬화기를 적용한 클록 데이터 복원회로의 구조는 그림 1과 같고, Quater-rate Sampler, PEL(Phase Error Logic), Majority Voting, 디지털 필터, DPC(Digital to Phase Converter) 그리고 4:10 병렬화기로 구성되어 있다. Quater-rate Sampler는 입력된 데이터를 1/4 비율로 샘플링 하는 기능을 수행하며, PEL은 샘플링한 데이터의 정보를 받아 처리 가능한 데이터로 변환시켜준다. Majority Voting 회로와 디지털 필터는 PEL의 출력데이터의 우열을 판단하여 DPC가 인식 가능한 신호로 데이터를 변환시켜 DPC로 보내게 된다. DPC 회로는 디지털 필터에서 디지털 정보를 받아 클록 발생기에서 받은 8개 위상 클록을 데이터샘플의 최적